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加法器實(shí)驗(yàn)報(bào)告
隨著社會(huì)一步步向前發(fā)展,報(bào)告與我們的生活緊密相連,報(bào)告具有雙向溝通性的特點(diǎn)。在寫之前,可以先參考范文,以下是小編為大家整理的加法器實(shí)驗(yàn)報(bào)告,僅供參考,大家一起來看看吧。
加法器實(shí)驗(yàn)報(bào)告1
一、實(shí)驗(yàn)?zāi)康?/strong>
1、了解加法器的基本原理。掌握組合邏輯電路在Quartus Ⅱ中的圖形輸入方法及文本輸入方法。
2、學(xué)習(xí)和掌握半加器、全加器的工作和設(shè)計(jì)原理
3、熟悉EDA工具Quartus II和Modelsim的'使用,能夠熟練運(yùn)用Vrilog HDL語(yǔ)言在Quartus II下進(jìn)行工程開發(fā)、調(diào)試和仿真。
4、掌握半加器設(shè)計(jì)方法
5、掌握全加器的工作原理和使用方法
二、實(shí)驗(yàn)內(nèi)容
1、建立一個(gè)Project。
2、圖形輸入設(shè)計(jì):要求用VHDL結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器
3、進(jìn)行編譯,修改錯(cuò)誤。
4、建立一個(gè)波形文件。(根據(jù)真值表)
5、對(duì)該VHDL程序進(jìn)行功能仿真和時(shí)序仿真Simulation
三、實(shí)驗(yàn)步驟
1、啟動(dòng)QuartusⅡ
2、建立新工程N(yùn)EW PROJECT
3、設(shè)定項(xiàng)目保存路徑\項(xiàng)目名稱\頂層實(shí)體名稱
4、建立新文件Blok Diagram/Schematic File
5、保存文件FILE /SAVE
6、原理圖設(shè)計(jì)輸入
元件符號(hào)放置通過EDIT>SYMBOL插入元件或點(diǎn)擊圖標(biāo)
元件復(fù)制
元件移動(dòng)
元件轉(zhuǎn)動(dòng)
元件刪除
管腳命名PINNAME
元件之間連線(直接連接,引線連接)
7、保存原理圖
8 、編譯:頂層文件設(shè)置,PROJECT>Set as TopLevel
開始編譯processing>Start Compilation
編譯有兩種:全編譯包括分析與綜合(Analysis&Synthesis)、適配(Fitter)、編程(assembler)時(shí)序分析(Classical Timing Analysis)4個(gè)環(huán)節(jié),而這4個(gè)環(huán)節(jié)各自對(duì)應(yīng)相應(yīng)菜單命令,可單獨(dú)發(fā)布執(zhí)行也可以分步執(zhí)行
9 、邏輯符號(hào)生成FILECreat/update>create Symbol File forCurrent File
10 、仿真
建立仿真wenjian
添加需要的輸入輸出管腳
設(shè)置仿真時(shí)間
設(shè)置柵格的大小
設(shè)置輸入信號(hào)的波形
保存文件,仿真
功能仿真:主要檢查邏輯功能是否正確,功能仿真方法如下:
1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下選擇Functional,在SIMULATION INPUT欄中指定波形激勵(lì)文件,單擊Gencrator Functional Simulator Netist,生成功能仿真網(wǎng)表文件。
四、實(shí)驗(yàn)現(xiàn)象
任務(wù)1 :邏輯符號(hào)生成
任務(wù)2:采用基本邏輯門電路設(shè)計(jì),異或設(shè)計(jì)半加器
任務(wù)3、全加器設(shè)計(jì)
邏輯符號(hào):
原理圖:
結(jié)果:
任務(wù)4、用半加器,設(shè)計(jì)全加器
五、實(shí)驗(yàn)體會(huì)
通過這次實(shí)驗(yàn),初步熟悉了VHDL語(yǔ)言的原理圖設(shè)計(jì)輸入。
加法器實(shí)驗(yàn)報(bào)告2
1位加法器
【目的與要求】
1.掌握1位全加器的設(shè)計(jì)
2.學(xué)會(huì)1位加法器的擴(kuò)展
【實(shí)驗(yàn)內(nèi)容】
1.設(shè)計(jì)1位全加器
2.將1位全加器擴(kuò)展為4位全加器3.使4位的全加器能做加減法運(yùn)算
【操作步驟】
1. 1位全加器的設(shè)計(jì)
。1)寫出1位全加器的真值表
(2)根據(jù)真值表寫出表達(dá)式并化簡(jiǎn)
。3)畫出邏輯電路
(4)用quartusII進(jìn)行功能仿真,檢驗(yàn)邏輯電路是否正確,將仿真波形截圖并粘貼于此
。5)如果電路設(shè)計(jì)正確,將該電路進(jìn)行封裝以用于下一個(gè)環(huán)節(jié)
2.將1位全加器擴(kuò)展為4位全加器
(1)用1位全加器擴(kuò)展為4位的'全加器,畫出電路圖
。2)分別用兩個(gè)4位補(bǔ)碼的正數(shù)和負(fù)數(shù)驗(yàn)證加法器的正確性(注意這兩
個(gè)數(shù)之和必須在4位補(bǔ)碼的數(shù)的范圍內(nèi),這兩個(gè)數(shù)包括符號(hào)在內(nèi)共4位),用quartusII進(jìn)行功能仿真并對(duì)仿真結(jié)果進(jìn)行截圖。
3.將4位的全加器改進(jìn)為可進(jìn)行4位加法和減法的運(yùn)算器
。1)在4位加法器的基礎(chǔ)上,對(duì)電路進(jìn)行修改,使該電路不僅能進(jìn)行加
法運(yùn)算而且還能進(jìn)行減法運(yùn)算。畫出該電路
。2)分別用兩個(gè)4位補(bǔ)碼的正數(shù)和負(fù)數(shù)驗(yàn)證該電路的正確性(注意兩個(gè)
數(shù)之和必須在4位補(bǔ)碼的數(shù)的范圍內(nèi)),用quartusII進(jìn)行功能仿真并對(duì)仿真結(jié)果進(jìn)行截圖。
【附錄】
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